时钟

电子系统的心脏是时钟链路。时钟的原理和基础是锁相环和 DDS。时钟通过频率合成，提供所需要的频率、电平驱动、时钟同步等功能。相位噪声和抖动特性是时钟输出信号最重要和最基本的参数。锁相环的各个组成部分，包括参考源、参考分频、鉴相器、环路滤波器、压控振荡器等都对最终 PLL 的输出贡献噪声。

<strong>那么问题来了，使用时钟芯片时，你都遇到过哪些让人抓狂的问题呢？</strong>

今天为大家分享的附件是由ADI工程师内容整里的【时钟芯片常见问题解答】，以下问题，只是附件中众多问题的一小小部分哦。建议下载附件，完整的进行学习。

●为什么 输出有参考杂散 ？
●为什么输出信号的相位噪声形状因为 PLL 的设置改变?
●如何优化 PLL 的环路可得到最好的相位噪声或抖动性能？
●模拟锁相环 环路不锁定，如何调试？
●PLL 的锁定时间与哪些参数有关？
●PLL 在常温下可以锁定，但是在高温或低温下失锁？
●在参考源噪声较好时，为什么鉴相频率越高，相位噪声性能越？
●外部 VCO 所需要的调谐电压大于电荷泵的供电电压怎么办 ？
●……

<strong>差分信号</strong>

差分传输是一种信号传输的技术，区别于传统的一根信号线一根地线的做法，差分传输在这两根线上都传输信号，这两个信号的振幅相等，相位相反。在这两根线上传输的信号就是差分信号。差分信号又称差模信号，是相对共模信号而言的。

我们用一个方法对差分信号做一下比喻，差分信号就好比是跷跷板上的两个人，当一个人被跷上去的时候，另一个人被跷下来了 - 但是他们的平均位置是不变的。继续跷跷板的类推，正值可以表示左边的人比右边的人高，而负值表示右边的人比左边的人高。0 表示两个人都是同一水平。应用到电学上，这两个跷跷板用一对标识为V+和V-的导线来表示。

<strong>特点</strong>

从严格意义上来讲，所有电压信号都是差分的，因为一个电压只能是相对于另一个电压而言的。在某些系统里，"系统地"被用作电压基准点。当'地'当作电压测量基准时，这种信号规划被称之为单端的。我们使用该术语是因为信号是用单个导体上的电压来表示的。 另一方面，一个差分信号作用在两个导体上。信号值是两个导体间的电压差。尽管不是非常必要，这两个电压的平均值还是会经常保持一致。

<strong><font color="#FF0000">贸泽电子 Steven Keeping </font> </strong>

在电路中，时钟的不良设计可能导致整个设计的失败。尽管最简单的时钟分布是最好的，但是在很多应用中，电路板上某些位置的芯片需要同步时钟信号，而在另外一些位置又需要非同步（即不同频率）时钟信号，时钟的分布形成了一个多分支时钟树，给设计带来了巨大的挑战。

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本期我将讨论在测量较低时钟频率的相位噪声和相位抖动时出现的一个非常常见的问题。在所有条件相同的情况下，我们通常期望分频的低频时钟产生比高频时钟更低的相位噪声。在数量上，你可能会记得这是20log（N）规则。

然而，20log（N）规则仅适用于相位噪声，而不适用于综合相位噪声或相位抖动。相位抖动通常应该大致相同。而且，由于我们的频率足够低，所以在实际测量中我们不会发现这种关系是成立的。所以本期的问题是 - 为什么会这样呢？

<strong>20log(N)规则</strong>

首先，是对20log（N）规则的快速回顾：

如果一个时钟的载波频率下降了N倍，那么我们预计相位噪声会减少20log（N）。例如，每个除以因子2的除法应该导致相位噪声减少20log（2）或大约6dB。这里的主要假设是无噪声的传统数字分频器。

为什么是这样？实际数字分频器的输出是上升沿和下降沿，信号处于逻辑高电平或低电平。抖动仅出现在上升沿和下降沿。抖动对每个时钟周期的比例降低。我们的直觉可能表明，如果我们减少抖动边缘的数量，那么我们减少了分频时钟传输的抖动。事实证明是正确的。

导读：本文针对用单片机制作电子钟或要求根据时钟启控的控制系统时，出现的校准了的电子时钟的时间竟然变快或是变慢了的情况而提出的一种解决方案。
　　
单片机应用中，常常会遇到这种情况，在用单片机制作电子钟或要求根据时钟启控的控制系统时，会突然发现当初校准了的电子时钟的时间竟然变快或是变慢了。
　　
于是，尝试用各种方法来调整它的走时精度，但是最终的效果还是不尽人意，只好每过一段时间手动调整一次。那么，是否可使时钟走时更精确些呢？现探讨如下：
　　
<strong>一、误差原因分析</strong>

1.单片机电子时钟的计时脉冲基准，是由外部晶振的频率经过12分频后提供的，采用内部的定时，计数器来实现计时功能。所以，外接晶振频率的精确度直接影响电子钟计时的准确性。
　　
2.单片机电子时钟利用内部定时，计数器溢出产生中断（12MHz晶振一般为50ms）再乘以相应的倍率，来实现秒、分、时的转换。大家都知道，从定时，计数器产生中断请求到响应中断，需要3_8个机器周期。定时中断子程序中的数据人栈和重装定时，计数器的初值还需要占用数个机器周期。此外。从中断人口转到中断子程序也要占用一定的机器周期。例如：