AXI

通过本文提供的方法，用户可以有效配置和测试Zynq MPSoC中的AXI超时模块，防止CPU挂死。

通过 UART 实现远程 AXI 访问：让 FPGA 调试更灵活

由 judy 提交于周一, 1 十二月 2025 - 09:53

接口完全用 RTL 编写，它允许通过 UART 连接，在 AXI 总线上执行读写操作。采用这种方式，可以让 FPGA 串口连接到嵌入式板卡的串口上

一文快速掌握DataMover IP的使用教程

由 judy 提交于周五, 14 六月 2024 - 09:35

本文将从基础概念入手，逐步深入到AXI DataMover IP的配置和使用，帮助读者快速掌握这一强大的IP核。

AXI Interrupt Controller支持中断优先级。在Vivado Block Design中， bit-0连接的中断优先级最高

ZYNQ之AXI简介

由 francis zhang 提交于周四, 16 二月 2023 - 08:29

本节讨论 PS 和 PL 之间的连接，并探讨如何使用这些连接

AXI EPC IP 使用详细说明

由 joycha 提交于周五, 23 九月 2022 - 09:51

Xilinx FPGA 内嵌的 CPU ，可以通过 AXI EPC 在 FPGA 芯片外接多个多种外设芯片

基于vivado2020.1和zcu102开发板(rev1.1)开发项目，工程涉及DDR4（MIG）和PL端多个读写接口交互的问题，通过AXI interconnect进行互联和仲裁（采用默认配置）。

在博客文章使用 AXI performance monitors (APM)测试MPSoC DDR访问带宽中介绍了DDR带宽测试工具"apm_main.elf"。使用过程中，发现还有些不足。它只能测试端口1/2/4/5，只能打印带宽。很多场合需要更多信息。于是更新了这个工具，可以测试所有端口

MPSoC的DDR控制器的数据通道上集成了 AXI performance monitors (APM)。具体情况，可以参考Xilinx UG1085 (v2.2)中Chapter 15的“Figure 15‐1: PS Interconnect”或者Figure 17-1。

在 AXI 基础第 6 讲 - Vitis HLS 中的 AXI4-Lite 简介中，使用 C 语言在 HLS 中创建包含 AXI4-Lite 接口的 IP。在本篇博文中，我们将学习如何导出 IP 以供在 Vivado Design Suite 中使用、如何将其连接到其它 IP 核与处理器以及如何在板上运行工程。