根据定义，高速模数转换器(ADC)是对模拟信号进行采样的器件，因此必定有采样时钟输入。某些使用ADC的系统设计师观测到，从初始施加采样时钟的时间算起，启动要比预期慢。出人意料的是，造成此延迟的原因常常是外部施加的ADC采样时钟的启动极性错误。
<strong>许多高速ADC的采样时钟输入具有如下特性：</strong>
● 差分
● 内部偏置到设定的输入共模电压(VCM)
● 针对交流耦合时钟源而设计
本讨论适用于时钟缓冲器具有上述特性的转换器。
差分ADC时钟输入缓冲器常常有一个设计好的切换阈值偏移。如果没有这种偏移，切换阈值将发生在0 V差分。如果无偏移的时钟缓冲器被解除驱动且交流耦合，则器件内部会将时钟输入（CLK+和CLK−）拉至共模电压。这种情况下，CLK+上的直流电压和CLK−上的电压将相同，意味着差分电压等于0 V。
在理想世界里，若输入上无信号，则时钟缓冲器不会切换。但在现实世界里，电子系统中总是存在一些噪声。在输入切换阈值为0 V的假想情况中，输入上的任何噪声都会跨过时钟缓冲器的切换阈值，引发意外切换。
