锁相环

本实验活动介绍锁相环(PLL)。PLL电路有一些重要的应用，例如信号调制/解调（主要是频率和相位调制）、同步、时钟和数据恢复，以及倍频和频率合成。在这项实验中，您将建立一个简单的PLL电路，让您对PLL操作有基本的了解。

锁相环（PLL）是一种反馈系统，其中电压控制振荡器（VCO）和相位比较器相互连接，使得振荡器可以相对于参考信号维持恒定的相位角度。在使用PLL的过程中您都遇到过哪些问题呢？

<strong><font color="#FF0000">Peter Delos ADI公司</font> </strong>

<strong>摘要</strong>

对于数字波束成形相控阵，要生成LO，通常会考虑的实现方法是向分布于天线阵列中的一系列锁相环分配常用基准频率。对于这些分布式锁相环，目前文献中还没有充分记录用于评估组合相位噪声性能的方法。

在分布式系统中，共同噪声源是相关的，而分布式噪声源如果不相关，在RF信号组合时就会降低。对于系统中的大部分组件，这都可以非常直观地加以评估。对于锁相环，环路中的每个组件都有与之相关联的噪声传递函数，它们的贡献是控制环路以及任何频率转换的函数。这会在尝试评估组合相位噪声输出时增加复杂性。本文基于已知的锁相环建模方法，以及对相关和不相关贡献因素的评估，提出了跟踪不同频率偏移下的分布式PLL贡献的方法......

锁相环(PLL)电路存在于各种高频应用中，从简单的时钟净化电路到用于高性能无线电通信链路的本振(LO)，以及矢量网络分析仪(VNA)中的超快开关频率合成器。

今天，我们就参考上述各种应用来介绍PLL电路的一些构建模块，以指导器件选择和每种不同应用内部的权衡考虑，这对新手和PLL专家均有帮助。

ps. 本文参考 ADI 的 ADF4xxx 和 HMCxxx 系列PLL和压控振荡器 (VCO)，并使用 ADIsimPLL（ADI 内部PLL电路仿真器）来演示不同电路性能参数。

<strong>基本配置：时钟净化电路</strong>

锁相环的最基本配置是将参考信号(FREF)的相位与可调反馈信号(RFIN)F0的相位进行比较，如图1所示。

几乎每个RF和微波系统都需要频率合成器。频率合成器产生本振信号以驱动混频器、调制器、解调器及其他许多RF和微波器件。频率合成器常被视为系统的心跳，创建方法之一是使用锁相环(PLL)频率合成器。

传统上，一个简单的PLL将压控振荡器(VCO)输出频率分频，将其与一个参考信号进行比较，然后微调VCO控制电压以微调其输出频率。很多年来，PLL和VCO是两种单独的芯片——这就是分立解决方案。VCO产生实际输出信号；PLL监控输出信号并调谐VCO，以将其相对一个已知参考信号锁定。

<strong>分立解决方案有多个优点：</strong>

● 可设计每个分立芯片以提供尽可能好的性能。
● PLL和VCO之间的物理距离降低了交叉耦合效应，使输出端的干扰杂散信号最小化。
● 如果环路中的一个芯片损坏，只需更换较少的元件。

分立解决方案在频率合成器行业长期处于优势地位，但它也有缺点。一个主要问题是：为了容纳两个芯片及其所有支持元件，分立解决方案需要大量板空间。这导致终端产品尺寸较大且成本较高。

锁相环(PLL)是现代通信系统的基本构建模块PLLs 通常用在无线电接收机或发射机中，主要提供"本振"(LO)功能；也可用于时钟信号分配和降噪，而且越来越多地用作高采样速率模数或数模转换的时钟源。

由于每一代PLL的噪声性能都在改善，因此电源噪声的影响变得越来越明显，某些情况下甚至可限制噪声性能。我们今天讨论下图1所示的基本PLL方案，并考察每个构建模块的电源管理要求。

<center><img src="http://mouser.eetrend.com/files/2018-02/wen_zhang_/100010309-35639-1.jp…; alt="图1.显示各种电源管理要求的基本锁相环" width="600"></center><center>图1.显示各种电源管理要求的基本锁相环</center>